《第一个PCIe 6.0和3纳米芯粒测试芯片》

• 来源专题：新一代信息技术
• 编译者： 张卓然
• 发布时间：2023-05-22
• 原文来源：https://www.eenewseurope.com/en/first-pcie-6-0-and-chiplet-test-chip-on-3nm/

美满电子科技公司展示了一款基于3纳米工艺技术的最新PCIexpress 6.0高速互连标准的测试芯片。

PCIe是数据中心芯片CXL 3.0规范的关键协议，台积电构建的3纳米测试芯片还包括112G XSR SerDes（串行器/解串器）、Long Reach SerDes和240Tbit/s针对芯粒的并行芯管芯到管芯互连的构建块。

这些技术还支持从标准和低成本的再分布层（RDL）到硅基高密度互连的所有半导体封装选项。

SerDes和并行互连用作在芯片或芯粒内的硅组件之间交换数据的高速路径。结合2.5D和3D封装，这些技术可以减少系统级的瓶颈。SerDes还有助于减少引脚、迹线和电路板空间，以降低成本。超大规模数据中心中的一个机架可能包含数以万计的SerDes链路。

例如，并行管芯到管芯互连实现了高达240Tbit/s的聚合数据传输，比多芯片封装应用的可用替代方案快45%。

美满电子科技公司将其SerDes和互连技术纳入其旗舰硅解决方案，包括Teralynx交换机、PAM4和相干DSP、阿拉斯加以太网物理层（PHY）设备、OCTEON处理器、Bravera存储控制器、Brightlane汽车以太网芯片组和定制ASIC。转向3纳米工艺可以降低成本和功耗，同时保持信号完整性和性能。