几年前，IBM将其半导体制造业务出售给GLOBALFOUNDRIES，但他们仍在奥尔巴尼纳米技术公司拥有价值数十亿美元的研究设施。IBM在诸如IEDM之类的会议上非常活跃，而且这似乎有一个很好的光管地方，因为他们在这里公布的研究成果得到了很多媒体的关注。
在2019年的LithoWorkshop上，我听到了来自IBMAlbany研究小组的演讲，他解释说IBM必须拥有研究线，因为他们需要最先进技术的处理器来支持他们的设备运行。我个人质疑这个观点，奥尔巴尼研究小组与三星合作，支持三星投产的5nm工艺。
笔者认为，三星的5nm工艺与台积电的5nm工艺相比，功耗、性能和密度都相对较差。我确信在支持IBM的过程中有特殊功能，但我也确信无需数十亿美元的研究投资也可以在台积电流程中实现相同的功能。我还认为有趣的是，他们说在开发过程中他们调高了EUV剂量（dose），直到获得良好的良率，然后他们将其转移给三星，期望三星减少EUV剂量。当三星开始加速他们的5nm工艺时，业界有传言称三星无法通过他们的EUV工具获得足够的晶圆（高EUV剂量导致低产量）并且产量很低。
IBM每隔几年也会通过一些新的发展在主流媒体上引起轰动，但在我看来，很多发展并没有达到炒作的效果。例如，IBM在2021年初宣布开发2nm技术，但正如我之前所写的那样，它更像台积电的3nm工艺而不是2nm，与英特尔和台积电预期的2nm工艺相比，不太可能具有竞争力。
这并不是说IBM不做重要的研究，几年前他们负责包括铜金属化在内的许多关键行业创新，我只是质疑数十亿美元的半导体研究设施对于不生产半导体的公司是否有意义.
在本文中，我将讨论IEDM的三篇IBM论文。
第一篇，垂直传输纳米片技术，用于超越横向传输器件的CMOS缩放
在我看来，这篇论文是IBM典型的一个范例，我不希望他们辜负这个炒作。在这个论文中，作者指出，这项工作是与三星合作完成的。主流媒体已经发布了关于这个“突破”的消息，好像这将是一个生产解决方案。
这里的基本思想是不是在水平方向上制造纳米片，而是将它们变成垂直方向。在该论文中，垂直纳米片与FinFET进行了比较，并显示提供更好的性能和面积。我看到这有两个问题。
首先，我的理解是垂直晶体管非常适合SRAM的使用，其中互连需求简单且规则，但不适用于具有复杂互连需求的随机逻辑设计。Imec之前展示了一些非常有趣的垂直SRAM工作，尽管它似乎没有在行业中获得任何关注。随着小芯片的出现，提供卓越密度的简单SRAM工艺非常有意义。但是再一次，对于逻辑用途，垂直晶体管面积可能会增加很多以适应互连要求。
我看到的第二个问题是将它与FinFET进行比较。从FinFET到堆叠水平纳米片(horizontalnanosheets：HNS)的转变已经在进行中。HNS提供了优于FinFET的密度和性能优势，但更重要的是提供了长期的扩展路径。HNS可以通过垂直堆叠更多片材来提高性能，它们还提供了引入介电壁（dielectricwall）的机会，创造了一种名为Forksheets的Imec创新，减少了n到p的间距。除此之外，在3D-CMOS/CFET架构中堆叠n和pHNS可提供更多的缩放比例，且水平n到p间距为零。除了HNS，这些薄片还可以被2D材料替代，从而提供更大的缩放比例。驱动电流以及垂直鳍片的性能是由鳍片尺寸驱动的，我看不出这些设备如何像HNS那样扩展。
第二篇，下一代高性能计算纳米片技术的关键要素
在我看来，这篇论文比上一篇更有趣，因为它解决了所有主要前沿逻辑供应商都面临的HNS技术问题。IBM过去在HNS方面做了很多出色的工作，本文以此为基础。
本文解决了两个HNS问题。
第一个问题是HNS的pFET迁移率很差。IBM之前已经描述了两种提高pFET迁移率的技术，一种是在释放后修整沟道并沉积SiGe覆层。另一种技术是在应变松弛缓冲层（strainrelaxedbufferlayer）上制造沟道。
在本文中，SiGe通道是通过在沉积原始纳米片堆叠时在较高Ge含量牺牲层上沉积较低Ge含量通道而形成的。Ge含量的差异是为了启用选择性释放蚀刻，蚀刻掉牺牲膜并保持通道完好无损。SiGe通道提供了改进的迁移率、改进的性能和更高的可靠性。
这里解决的第二个问题是如何为HNS实现多个均匀的阈值电压(Vts)。对于FinFET，鳍到鳍的距离相对较宽，并且可以通过沉积和选择性去除多种功函数金属来实现多个Vts。使用HNS，片到片(Tsus)的间距非常小，以至于没有足够的空间容纳一整堆功函数金属。金属也往往在NS外侧更厚，在纳米片之间更薄，导致Vts不均匀。
IBM在十多年前率先使用偶极子（dipoles）来控制VT，该技术现在正受到HNS的广泛关注，因为偶极子可以通过掺杂高k电介质来产生，并且不需要像多功函数金属那样需要额外的厚度.偶极子还可以解决Vt非均匀性问题。
我想讨论的第三篇论文是另一篇研究HNS问题的论文。
HNS实施的另一个挑战是如何创建可以在更高电压下工作的I/O晶体管。在本文中，后栅极工艺流程结合了沉积氧化物和新型选择性氧化，产生了两种不同的栅极氧化物厚度。选择性氧化产生厚和薄的选择性氧化物，它们被添加到沉积的氧化物中。该技术的关键在于，生长的氧化物在氧化过程中会消耗硅，因此较厚的生长氧化物比生长的薄氧化物消耗更多的硅，从而打开片间间距(Tsus)以容纳较厚的氧化物。
尽管媒体大肆宣传IBM在IEDM上发布的Vertical-TransportNanosheet，但我们认为IBM完善HNS流程的工作更有可能对行业产生影响。pFET沟道迁移率、体积更小的Vt解决方案和高压I/O解决方案解决了业界目前正在努力解决的从FinFET到HNS过渡的问题。
