法国微/纳米技术研发中心CEA-Leti表示，其在第66届IEEE国际电子器件会议（IEDM 2020）上发表的两篇补充研究论文证实氮化镓（GaN）技术方法有望克服各种挑战。嵌入MOS栅极的先进GaN器件具有更优化的架构和性能，可以满足全球电源转换系统市场快速增长的需求。
综合考虑，这两篇论文提供了RT Nanoelec框架下GaN MOS-c HEMT栅极堆叠的新颖理解。他们展示了GaN MOS叠层表征的复杂性，以及专业的报告分析和可靠的参数值。论文《GaN-on-Si-E型MOSc-HEMT中碳相关pBTI降解机理》研究了晶体管栅极正偏压时发生的正偏压温度不稳定性（pBTI）效应背后的物理机制，以确定这种效应的根本原因并将其最小化。已经证明在正的栅极应力下电压阈值（Vth）的不稳定性是由两个陷阱陷阱引起的。第一个与栅极氧化物的缺陷有关，第二个则与栅极界面的GaN中氮原子中碳原子的存在有关。
在MOS技术中，BTI是一种常见的可靠性测试，Vth不稳定性的根本原因与氧化物缺陷有关，氧化物缺陷可由电子或空穴充电或放电，具体取决于器件类型（n / p-MOS）和偏置极性。就GaN MOS-c HEMT而言，在晶体管下方生长的外延结构非常复杂，并且远非均匀。
这项研究还证实了CEA-Leti在IEDM 2019上的一篇论文的结论，该论文表明GaN-in-N[CN]中的碳通常作为深受主引入，以创建用于击穿电压管理的半绝缘GaN层，与常见的氧化物陷阱电荷一起，导致了部分BTI不稳定性。因此，外延结构是降低GaN功率器件不稳定性的重要因素。
另一篇研究论文《GaN-on-Si MOS-c HEMT中的界面陷阱密度（Dit）提取的新颖见解》旨在表征氧化物/ GaN界面的电气质量，以了解CEA-Leti栅极堆叠的界面陷阱密度是否为GaN-on-Si MOS-c HEMT中的主要阈值电压（Vth）贡献者，并确认研发过程中开发的解决方案的性能。
界面陷阱密度（Dit）可提取在氧化物/半导体界面处具有电活性的界面缺陷的密度，以及其在能量方面与半导体带隙之间的分布。重要的是，Vth直接与易于调整的物理参数（例如金属栅极功函数和半导体的掺杂）以及某些与缺陷相关的参数（例如氧化物和界面态密度的固定或移动电荷）直接相关。如果未正确钝化和处理界面，此密度会极大地影响Vth。
在GaN MOS-c HEMT的情况下，对GaN进行干法刻蚀。氧化物沉积和这一积极的工艺步骤可能对未来的氧化物/ GaN界面产生巨大影响。因此，开发和优化基于MOS的GaN功率器件需要具有准确可靠的接口表征技术。
论文的作者Vandendaele表示，CEA-Leti的下一步工作是扩大团队对GaN MOSc HEMT的栅堆叠优化的了解，以最大程度地降低Dit值，并将最佳的产品，工艺和表征方法转移给IRT PowerGaN研究所的合作伙伴。
CEA-Leti表示，它将通过在外延、器件、无源元件，共集成和系统架构方面的进一步研究来遵循其GaN路线图，以开发GaN技术，该技术可使开关频率和功率密度达到硅的10倍，全部使用标准CMOS工艺来降低成本。
