《Cadence推出新版硬件验证模拟数字孪生系统,加速芯片和软件创建》

  • 来源专题:集成电路
  • 发布时间:2024-04-29
  • 据官网4月17日报道,Cadence推出两款升级系统Palladium Z3和Protium X3,可创建芯片的虚拟版本,以便在等待实体芯片出厂的同时开始编写软件,而这种模拟技术有助于科技公司能加快交货产品的原因。


    Palladium Z3仿真器采用新的自定义Cadence仿真处理器,可提供最快、最可预测的编译和全面的预硅硬件调试。

    Protium X3原型设计系统为十亿门级设计的硅前软件验证提供了最快的启动时间,具有统一编译器和通用虚拟和物理接口的无缝集成流提供了从仿真到原型的快速设计迁移和测试。

    新的Cadence®Palladium®Z3仿真系统和Protium?X3 FPGA原型系统是革命性的数字孪生平台,建立在业界领先的Palladium Z2和Protium X2系统的成功基础上,以应对不断升级的系统和半导体设计复杂性,并加快最先进SoC的开发进度。Palladium和Protium系统长期以来一直受到市场塑造型人工智能、汽车、超大规模、网络和移动芯片公司的信任,能够提供最高吞吐量的硅前硬件调试和硅前软件验证。针对业界最大的数十亿门级设计,新款Palladium Z3和Protium X3系统树立了新的卓越标准,与上一代系统相比,为客户提供了超过两倍的容量和1.5倍的性能提升,使设计交付更快,并缩短了整体上市时间。




  • 原文来源:https://www.cadence.com/en_US/home/company/newsroom/press-releases/pr/2024/cadence-unveils-palladium-z3-and-protium-x3-systems-to-usher-in.html
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    • 据美国商务部5月6日报道,发布了一份资助机会通知(NOFO),寻求符合条件的申请人提出建议,以建立和运营一个专注于半导体行业数字双胞胎的美国芯片制造研究所。数字孪生是模拟物理对应物的结构、上下文和行为的虚拟模型。美国芯片计划预计提供高达2.85亿美元资金创建首个专注于半导体制造、先进封装、组装和测试过程中数字孪生的开发、验证和使用的研究所。 资金将用于基本运营、数字孪生研究、建立和支持共享数字设施以及劳动力培训。该资金是 2022 年 CHIPS 法案拨款 390 亿美元半导体研发投资的一部分。美国已经根据 CHIPS 法案提供了多个制造业激励措施,其中包括向三星提供 64 亿美元(当前约 461.44 亿元人民币)、向台积电提供 66 亿美元(当前约 475.86 亿元人民币)、向美光提供 61 亿美元(当前约 439.81 亿元人民币)以及向英特尔提供 85 亿美元(当前约 612.85 亿元人民币)补贴。 与传统的物理研究模型不同,数字孪生可以存在于云中,这使得全国各地的工程师和研究人员能够进行协同设计和流程开发,创造新的参与机会,加快创新,降低研发成本。基于数字孪生的研究还可以利用人工智能等新兴技术,通过改进产能规划、生产优化、设施升级和实时工艺调整,帮助加快美国新芯片开发和制造理念的设计,并大幅降低成本。 芯片制造业创新研究所( CHIPS Manufacturing USA institute)也是拜登政府下商务部成立的第一个美国制造研究所。该新成立的美国制造业研究所将加入由17个美国制造业机构组成的国家制造业创新网络(Manufacturing USA),旨在通过创新、教育和合作确保美国制造业的未来。 原文链接:https://www.commerce.gov/news/press-releases/2024/05/chips-america-announces-285-million-funding-opportunity-digital-twin
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    • 编译者:张卓然
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    • 系统级验证IP(系统 VIP)是Cadence设计系统公司的一套工具和库,用于自动化整个片上系统(SoC)设计测试 Cadence 设计系统公司推出了一种新的工具,为超大型、自动推进、移动和消费类芯片提供了10倍的系统级测试台组装、执行和分析方面的效率。 系统级验证IP(系统VIP)是一套工具和库,用于自动化片上系统(SoC)测试台组装、总线和CPU流量生成、缓存一致性验证和系统性能瓶颈分析。这使得设计人员能够创造出复杂的超大型,自动推进、移动和消费类芯片,可以将芯片级验证效率提高10倍。 “我们的系统及验证IP解决方案将IP水平测试提高到芯片级,这将使复杂的片上系统测试台的生成自动化,”系统验证团队总经理保罗·坎宁安说。 “包括CPU和总线流量生成、模拟、仿真、验证,甚至后硅处理。” 这些测试在Cadence模拟、仿真和原型制作引擎上都是可移植的,而且还可以扩展到后硅处理。这些工具包括自动生成具有复杂内存、缓存、接口和总线配置的片上系统测试台的系统测试台生成器,以及提供可插入系统级验证IP测试台的预定义测试的系统流量库,包括一致性、性能、PCI Express®(PCIe®)和NVMe子系统。 系统性能分析器支持内存子系统、互连和外围设备的分析报告和可视化,而系统验证记分板则提供跨一致性互连、内存和外围设备的全面数据和缓存一致性检查。 “瑞萨公司多年来一直使用Cadence VIP,重视Cadence在先进片上系统验证技术方面的领先地位,”瑞萨公司共享研发EDA部门设计方法部主管浅野哲也说。“将新的系统级验证IP添加到基于Cadence Xcelium和钯平台的现有验证环境中,提高刺激重复利用和自动化, 我们进一步加快了片上系统验证过程,效率提高了10倍,使我们能够更快地向客户交付创新的高质量的产品。” Arm的设计服务主管Tran Nguyen说:“通过与Cadence的合作,我们减少了一些复杂的片上系统验证挑战,尤其是在输入/输出外围设备方面。使用Cadence系统流量库和系统性能分析器,Arm能够自动进行复杂的测试生成过程,从而实现更快的PCIe集成验证和性能分析。”