《Cadence将验证IP移至芯片级别》

  • 来源专题:宽带移动通信
  • 编译者: 张卓然
  • 发布时间:2020-11-23
  • 系统级验证IP(系统 VIP)是Cadence设计系统公司的一套工具和库,用于自动化整个片上系统(SoC)设计测试

    Cadence 设计系统公司推出了一种新的工具,为超大型、自动推进、移动和消费类芯片提供了10倍的系统级测试台组装、执行和分析方面的效率。

    系统级验证IP(系统VIP)是一套工具和库,用于自动化片上系统(SoC)测试台组装、总线和CPU流量生成、缓存一致性验证和系统性能瓶颈分析。这使得设计人员能够创造出复杂的超大型,自动推进、移动和消费类芯片,可以将芯片级验证效率提高10倍。

    “我们的系统及验证IP解决方案将IP水平测试提高到芯片级,这将使复杂的片上系统测试台的生成自动化,”系统验证团队总经理保罗·坎宁安说。 “包括CPU和总线流量生成、模拟、仿真、验证,甚至后硅处理。”

    这些测试在Cadence模拟、仿真和原型制作引擎上都是可移植的,而且还可以扩展到后硅处理。这些工具包括自动生成具有复杂内存、缓存、接口和总线配置的片上系统测试台的系统测试台生成器,以及提供可插入系统级验证IP测试台的预定义测试的系统流量库,包括一致性、性能、PCI Express®(PCIe®)和NVMe子系统。

    系统性能分析器支持内存子系统、互连和外围设备的分析报告和可视化,而系统验证记分板则提供跨一致性互连、内存和外围设备的全面数据和缓存一致性检查。

    “瑞萨公司多年来一直使用Cadence VIP,重视Cadence在先进片上系统验证技术方面的领先地位,”瑞萨公司共享研发EDA部门设计方法部主管浅野哲也说。“将新的系统级验证IP添加到基于Cadence Xcelium和钯平台的现有验证环境中,提高刺激重复利用和自动化, 我们进一步加快了片上系统验证过程,效率提高了10倍,使我们能够更快地向客户交付创新的高质量的产品。”

    Arm的设计服务主管Tran Nguyen说:“通过与Cadence的合作,我们减少了一些复杂的片上系统验证挑战,尤其是在输入/输出外围设备方面。使用Cadence系统流量库和系统性能分析器,Arm能够自动进行复杂的测试生成过程,从而实现更快的PCIe集成验证和性能分析。”

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