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《英特尔10 nm工艺引入全新晶体管技术追平7 nm》

  • 来源专题：光电情报网信息监测服务平台
  • 编译者： husisi
  • 发布时间：2020-08-18

  • 虽然英特尔在推进工艺制程升级的道路上进展缓慢，长期停留在14 nm节点上，被消费者批评创新乏力，但有一点英特尔做得不错，就是不在工艺制程的描述上玩数字游戏，英特尔这方面表现是强于其它芯片代工厂的。

    最近英特尔终于带来了一些好消息，除了下一代（第11代）酷睿处理器的工艺制程全面进军10 nm节点以外，英特尔还将在10 nm工艺制程中加入全新的“SuperFin”晶体管。基于这一新技术生产的第11代酷睿处理器，相较于同样是10 nm工艺制程的部分第十代酷睿处理器，性能取得了大幅度提升，几乎可以等效于7 nm工艺制程的水平。

    这项“SuperFin”技术能够提供增强的外延源极/漏极、改进的栅极工艺和额外的栅极间距，并结合其它方面的改进共同达到增强性能的目的。英特尔首席架构师Raja Koduri表示：“这是一项行业内领先的技术，领先于其他芯片制造商的现有能力。”

    据悉10 nm SuperFin技术将用在代号为“Tiger Lake”的英特尔第11代酷睿处理器上，这一代处理器将于今年的假日季上市，按照惯例应该会率先推出第11代酷睿移动处理器。

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  • 《IMEC公布亚1nm的主要工艺节点和晶体管架构》
    • 来源专题：集成电路
    • 编译者：李衍
    • 发布时间：2023-07-07
    • 据ednchina网6月7日报道，欧洲微电子研究中心（imec）在比利时安特卫普所举办的ITF World大会，公布了其面向亚1nm的主要工艺节点和晶体管架构，并且该时间线将一直持续到2036年。 除了尖端的硅片工艺节点外，基础问题也越来越成为每一代新芯片的棘手问题。例如，互连带宽的限制严重滞后于现代CPU和GPU的计算能力。这阻碍了性能并限制了这些硅片器件中额外晶体管的有效性。IMEC所概述的路线图强调了互连的持续缩小，这与3D堆叠芯片设计一起，将对为亚1nm硅片铺平道路至关重要。以下是主导imec亚1nm芯片技术路线图的四个突出亮点，它们将推动新型互连和工艺节点的进步。 1.叉片和CFET技术 虽然标准的FinFET晶体管将持续到3nm工艺节点，但新的环栅（GAA）纳米片制造技术将在2024年接管2nm芯片的大批量生产。GAA技术使用了与多个鳍片相同的驱动电流，有助于提高晶体管密度和性能。 此外，GAA晶体管通过让栅极完全包围沟道，显著减少了漏电。然后，根据imec的路线图，叉片晶体管——GAA在其最基本级别的更密集版本——将从2nm节点接过接力棒，并持续到0.7nm节点。 接下来，imec预计互补FET（CFET）技术在2028年左右到达时将进一步缩小晶体管尺寸，从而创建1nm节点，进而实现更密集的标准单元库。CFET晶体管将NMOS和PMOS堆叠在一起，以便实现更高的密度。随后的突破将包括具有原子沟道的CFET版本，进而使性能和可扩展性得到进一步提高，同时达到0.5nm和0.2nm节点。 2.系统技术协同优化（STCO） 系统技术协同优化（STCO）是一种设计方法，它通过对系统和目标应用的需求建模来重新组织IC设计过程，然后在创建芯片时使用这些知识来做出明智的决策。简而言之，它分解了单片芯片的功能单元——例如缓存、I/O和电力传输——并将它们拆分为单独的单元，以使用不同的晶体管优化每个单元，从而获得所需的性能特性。 分解标准芯片设计的目标之一，是将高速缓存和内存拆分为3D堆叠设计中的不同层。这反过来又要求显著降低IC堆栈顶部的复杂性。在此，imec建议改进后端生产线（BEOL）流程，重点关注将晶体管连接在一起，同时在芯片上实现通信（信号）和电力传输。 3.背面配电网络（BPDN） 背面供电网络通过晶体管的背面路由所有电力，它实际上会随着2024年2nm节点的出现而首次亮相。它将电源电路和数据传输互连分开，从而改善电压下降特性并允许在芯片顶部进行更密集的信号路由。信号完整性是简化布线的另一个受益者——简化布线有助于实现更快的布线，并能降低电阻和电容。 BPDN技术将电力传输分配到晶体管的背面，而数据传输互连则保留在另一侧的传统位置。接下来，将电力传输网络移至芯片底部，即可更轻松地在裸片顶部进行晶圆间键合，从而在内存上实现逻辑堆叠。 台积电计划在2026年在其2nm节点的量产中实施BPDN，而英特尔则计划在2024年推出的2nm节点中实施该技术。英特尔将其BPDN技术称为PowerVIA，预计该公司将在今年晚些时候提供有关该技术的更多详细信息。三星是该纳米竞赛的另一个主要参与者，它也有望将BPDN纳入其2nm芯片制造节点。 4.CMOS 2.0 CMOS 2.0是imec今年在比利时所举办大会的一个突出主题，它在很大程度上依赖于BPDN方法。它的目标是将芯片分解成更小的部分，同时将高速缓存和内存拆分成具有不同晶体管的独立单元。然后将这些较小的部分以3D排列堆叠在其他芯片功能上。 值得一提的是，3D芯片设计已经上线，例如AMD的第二代3D V-Cache将L3内存堆叠在处理器之上以提高内存容量。然而，imec想要通过将整个缓存层次结构包含在其自己的层中来将其提升到一个新的水平。换句话说，它想将L1、L2和L3缓存垂直堆叠在它们自己的裸片上而位于构成处理内核的晶体管上方。 信息参考链接：https://www.ednchina.com/news/a11532.html https://www.imec-int.com/en/articles/towards-process-flow-monolithic-cfet-transistor-architectures
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  • 《英特尔公布技术路线图：10年后推1.4纳米工艺》
    • 来源专题：光电情报网信息监测服务平台
    • 编译者：husisi
    • 发布时间：2019-12-16
    • 据外媒报道，在今年的IEEE国际电子设备会议（IEDM）上，芯片巨头英特尔发布了2019年到2029年未来十年制造工艺扩展路线图，包括2029年推出1.4纳米制造工艺。 2029年1.4纳米工艺 英特尔预计其制造工艺节点技术将保持2年一飞跃的节奏，从2019年的10纳米工艺开始，到2021年转向7纳米EUV（极紫外光刻），然后在2023年采用5纳米，2025年3纳米，2027年2纳米，最终到2029年的1.4纳米。这是英特尔首次提到1.4纳米工艺，相当于12个硅原子所占的位置，因此也证实了英特尔的发展方向。 或许值得注意的是，在今年的IEDM大会上，有些演讲涉及的工艺尺寸为0.3纳米的技术，使用的是所谓的“2D自组装”材料。尽管不是第一次听说这样的工艺，但在硅芯片制造领域，却是首次有人如此提及。显然，英特尔(及其合作伙伴)需要克服的问题很多。 技术迭代和反向移植 在两代工艺节点之间，英特尔将会引入+和++工艺迭代版本，以便从每个节点中提取尽可能多的优化性能。唯一的例外是10纳米工艺，它已经处于10+版本阶段，所以我们将在2020年和2021年分别看到10++和10+++版本。英特尔相信，他们可以每年都做到这一点，但也要有重叠的团队，以确保一个完整的工艺节点可以与另一个重叠。 英特尔路线图的有趣之处还在于，它提到了“反向移植”（backporting）。这是在芯片设计时就要考虑到的一种工艺节点能力。尽管英特尔表示，他们正在将芯片设计从工艺节点技术中分离出来，但在某些时候，为了开始在硅中布局，工艺节点过程是锁定的，特别是当它进入掩码创建时，因此在具体实施上并不容易。 不过，路线图中显示，英特尔将允许存在这样一种工作流程，即任何第一代7纳米设计可以反向移植到10++版本上，任何第一代5纳米设计可以反向移植到7++版本上，然后是3纳米反向移植到5++，2纳米反向移植到3++上，依此类推。有人可能会说，这个路线图对日期的限定可能不是那么严格，我们已经看到英特尔的10纳米技术需要很长时间才成熟起来，因此，期望公司在两年的时间里，在主要的工艺技术节点上以一年速度进行更新的节奏前进，似乎显得过于乐观。 请注意，当涉及到英特尔时，这并不是第一次提到“反向移植”硬件设计。由于英特尔10纳米工艺技术目前处于延迟阶段，有广泛的传闻称，英特尔未来的某些CPU微体系结构设计，最终可能会使用非常成功的14纳米工艺。 研发努力 通常情况下，随着工艺节点的开发，需要有不同的团队负责每个节点的工作。这副路线图说明，英特尔目前正在开发其10++优化以及7纳米系列工艺。其想法是，从设计角度来看，+版每一代更新都可以轻松实现，因为这个数字代表了完整的节点优势。 有趣的是，我们看到英特尔的7纳米工艺基于10++版本开发，而英特尔认为未来的5纳米工艺也会基于7纳米工艺的设计，3纳米基于5纳米设计。毫无疑问，每次+/++迭代的某些优化将在需要时被移植到未来的设计中。 在这副路线图中，我们看到英特尔的5纳米工艺目前还处于定义阶段。在这次IEDM会议上，有很多关于5纳米工艺的讨论，所以其中有些改进(如制造、材料、一致性等)最终将被应用于英特尔的5纳米工艺中，这取决于他们与哪些设计公司合作(历史上是应用材料公司)。 除了5纳米工艺开发，我们还可以看看英特尔的3纳米、2纳米以及1.4纳米工艺蓝图，该公司目前正处于“寻路”模式中。展望未来，英特尔正在考虑新材料、新晶体管设计等。同样值得指出的是，基于新的路线图，英特尔显然仍然相信摩尔定律。
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