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《英特尔宣布组装完成业界首台商用高数值孔径(High NA)极紫外光刻机》

  • 来源专题：集成电路
  • 发布时间：2024-04-22

  • 据官网4月18日报道，英特尔晶圆代工厂(Intel Foundry)宣布组装完成业界首台商用高数值孔径(High Numerical Aperture, High NA)极紫外(EUV)光刻扫描机，在先进半导体制造领域取得了重要里程碑。该来自光刻行业领导者ASML的TWINSCAN EXE:5000高NA EUV光刻机位于英特尔公司俄勒冈州希尔斯伯勒的研发基地，目前正在进行校准步骤，为英特尔未来工艺路线图的生产做准备。通过改变将印刷图案投射到硅片上的光学设计，WINSCAN EXE:5000高NA EUV光刻机能够显著提高下一代处理器的分辨率和特征缩放。

    据英国电子周报报道，这台价值3.73亿美元的机器有双层巴士那么大，重达150多公吨，装在43个货运集装箱里的250多个板条箱，通过20辆卡车运往俄勒冈州。英特尔计划在2025年将该机器用于14A代芯片的开发，预计2026年早期生产，2027年全面商业化生产。高NA EUV预计能够印刷比现有EUV光刻机小1.7倍的图案，这将启用二维特征缩放，从而使集成电路密度增加2.9倍。

    与0.33NA EUV相比，高NA EUV（或0.55NA EUV）可以为类似特征提供更高的成像对比度，这使得每次曝光量更少，从而减少了每层的印刷时间，并增加了晶片产生量。


    原文链接：https://www.intel.com/content/www/us/en/newsroom/news/intel-foundry-opens-new-frontier-chipmaking.html

  • 原文来源：https://www.electronicsweekly.com/news/business/intel-assembles-first-high-na-euv-machine-2024-04/#respond
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  • 《英特尔首批两台High NA EUV光刻机投产 可靠性约是上一代EUV光刻机的两倍》
    • 来源专题：集成电路与量子信息
    • 发布时间：2025-02-27
    • 据路透社2月24日报道，英特尔表示，ASML的首批两台尖端光刻机已在其工厂“投入生产”，早期数据显示，它们比早期型号更可靠。 在加利福尼亚州圣何塞举行的一次会议上，英特尔高级首席工程师Steve Carson表示，英特尔利用ASML的高数值孔径（High NA）EUV光刻机，在一个季度内生产30000片晶圆，这种大型硅片可以生产数千个计算芯片。 2024年，英特尔成为全球第一家接收这些光刻设备的芯片制造商，预计这些设备将能够比早期ASML设备生产更小、更快的计算芯片。此举是英特尔战略的转变，英特尔在采用上一代极紫外（EUV）光刻机方面落后于竞争对手。英特尔花了七年时间才将这些早期设备投入全面生产，这导致它失去领先地位，落后于台积电。在生产的初始阶段，英特尔在之前的EUV型号的可靠性方面遇到困难。 Steve Carson表示，在初步测试中，ASML的新型High NA EUV设备可靠性大约是上一代的两倍。
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  • 《台积电计划在2030年采用High-NA EUV光刻机完成1nm制程芯片》
    • 来源专题：光电情报网信息监测服务平台
    • 编译者：husisi
    • 发布时间：2024-02-26
    • 近期，台积电发布了其在1nm制程芯片领域的产品规划，计划在2030年前完成1nm级A10工艺的开发。这一计划是在ASML交付给英特尔业界首台High-NA EUV光刻机后的消息，该光刻机具有高数值孔径（High-NA）和每小时生产超过200片晶圆的能力，提供0.55数值孔径，相较于之前的EUV系统，精度有所提高，能够实现更高分辨率的图案化，以制造更小的晶体管特征。 据报道，英特尔计划在Intel 18A制程节点引入High-NA EUV光刻技术，预计在2026年至2027年之间启用新设备。而台积电和三星也表示会采购High-NA EUV光刻机，但并未明确时间表。消息称，台积电可能会等到1nm制程节点才采用High-NA EUV光刻机，可能是出于成本考虑。台积电之前公布的路线图显示，1.4nm级A14工艺预计在2027年至2028年之间推出，而1nm级A10工艺的开发预计将在2030年前完成。 High-NA EUV光刻机的引入被ASML首席财务官Roger Dassen视为在逻辑和存储芯片方面最具成本效益的解决方案。然而，与英特尔急于在量产芯片中使用High-NA EUV光刻机不同，台积电或许考虑到目前存在的EUV光刻机已经可以通过双重成像技术实现相同的效果，因此可能会根据市场因素和技术表现等因素调整引入High-NA EUV光刻技术的时间点。 此外，台积电还在最近的IEEE国际电子元件会议（IEDM）上发布了其1nm制程芯片的产品规划。根据规划，台积电将并行推动3D封装和单芯片封装的技术路径，预计在2025年完成N2和N2P节点，使得采用3D封装的芯片晶体管数量超过5000亿个。随后，台积电计划在2027年达到A14节点，并在2030年完成A10节点，届时采用台积电3D封装技术的芯片晶体管数量将超过1万亿个。 尽管台积电在制程技术方面取得了显著进展，但其近期的财务表现引起了外界的关注。受智能手机和高速计算需求减弱的影响，台积电今年二、三季度的净利润分别同比下降了23%和25%。此外，有报道称台积电3nm制程芯片的良品率实际上较其宣布的90%要低，引发了业界对其最新制程芯片质量的质疑。 与此同时，竞争对手三星等公司也在追赶台积电的先进制程领域。三星计划在2025年推出2纳米制程的SF2工艺，在2027年推出1.4纳米制程的SF1.4工艺。这表明，尽管台积电在半导体代工领域依然领先，但在技术发展的竞争中，其他公司也在不断努力迎头赶上。因此，台积电的未来发展仍需面对来自市场和竞争对手的多重挑战。
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