登录
 机构网站
  1. 首页
  2. 情报产品
  3. 快讯详情

《大日本印刷开发出面向2nm及以下先进制程的光掩膜》

  • 来源专题：集成电路与量子信息
  • 发布时间：2025-01-27

  • 据官网2024年12月12日报道，大日本印刷（DNP）开发出了面向2纳米及以下制程的新一代半导体电路的“光掩膜（Photomask）”[1]。近期已开始向半导体制造设备厂商等提供样品。此次为了实现2纳米制程，DNP还开发出了“高数值孔径（NA）”EUV光掩膜。DNP于2023年完成了3nm制程的EUV光掩模制造工艺的开发。此次满足2nm及以下工艺的光掩模不仅在直线图案尺寸上较3nm世代产品缩小了20%，在复杂的曲线图案上也实现了同比例的尺寸压缩。

    据日经中文网2024年12月17日报道，DNP开发的是用于运算的逻辑半导体所使用的光掩膜，在作为半导体基板的硅晶圆上形成电路的曝光工序中使用[2]。此次的光掩膜是该公司与IMEC等合作开发的。大日本印刷计划在2023~2025年度向包括新一代极紫外（EUV）光刻设备用产品等在内的光掩膜业务投资200亿日元。


    [1] https://www.dnp.co.jp/news/detail/20176140_1587.html;https://cn.nikkei.com/industry/itelectric-appliance/57501-2024-12-17-08-39-33.html

    [2] https://cn.nikkei.com/industry/itelectric-appliance/57501-2024-12-17-08-39-33.html



  • 原文来源： https://www.dnp.co.jp/news/detail/20176140_1587.html;https://cn.nikkei.com/industry/itelectric-appliance/57501-2024-12-17-08-39-33.html
4浏览量
原文链接
相关报告

  • 《三星电子正在开发基于GAA技术的2nm制程工艺》
    • 来源专题：集成电路
    • 发布时间：2024-05-06
    • 据韩国商报4月30日报道，三星电子目前正在开发下一代“全环绕栅极”（GAA）技术，旨在应用于计划明年大规模生产的2纳米（nm）铸造工艺。 据业内人士4月29日透露，三星电子将于6月16日至20日在美国夏威夷举行的著名全球半导体会议“2024超大规模集成电路研讨会”上发表一篇关于第三代GAA特性在2-nm（SF2）工艺中的应用的论文。 超大规模集成电路（VLSI）研讨会被认为是世界上三大半导体会议之一，与国际固态电路会议（ISSCC）和国际电子器件会议（IEDM）一起讨论最新的半导体技术。 GAA技术是下一代晶体管技术，可调节、放大或切断半导体内的电流，三星电子在全球率先将其商业化。随着半导体越来越小，控制电流变得更具挑战性，但GAA重新设计了晶体管架构，以提高功率效率。 目前，三星电子是世界上唯一一家大规模生产这项技术的公司。三星于21世纪初开始研究GAA技术，并于2022年率先将其应用于3纳米代工厂的大规模生产。 然而，由于经济衰退、生产成本高以及移动等行业的客户有限，对3纳米工艺的需求并不多。在这种情况下，3纳米工艺的领导权已经转移到台积电，该公司正在与苹果合作。 作为回应，三星电子计划在今年内开始大规模生产第二代3纳米，并正在推进2纳米工艺的第三代GAA的引入，以确保GAA技术的领先地位。台积电和英特尔也计划采用下一代2纳米工艺中的GAA技术，这标志着该行业在竞争中迈出了一大步。 三星开发了名为“MBCFET”的专有GAA技术，随着技术的发展，该技术的性能和效率都有所提高。与之前的5纳米工艺相比，第一代3 nm GAA的工艺显示出23%的性能改进、16%的面积减少和45%的功耗减少。即将推出的第二代3 nm工艺预计将实现30%的性能提高、35%的面积减少和50%的功耗减少。预计第三代MBCFET的性能也将显著提高，功率损耗减少50%以上，并且由于面积减少，集成度更高。 三星电子也在努力通过其第三代GAA技术加强2纳米代工生态系统。三星目前与50多个IP合作伙伴合作，拥有4000多个IP头衔。今年早些时候，三星启动了与全球知识产权公司Arm的合作，以提高GAA流程的可访问性，旨在减少开发下一代产品的时间和成本，并确保在移动和高性能计算（HPC）中需要高性能、低功耗半导体的客户。
    90浏览量
    原文链接

  • 《我国科学家开发出面向新型芯片的绝缘材料》
    • 来源专题：能源情报网监测服务平台
    • 编译者：郭楷模
    • 发布时间：2024-08-08
    • 作为组成芯片的基本元件，晶体管的尺寸随着芯片缩小不断接近物理极限，其中发挥着绝缘作用的栅介质材料十分关键。中国科学院上海微系统与信息技术研究所研究员狄增峰团队开发出面向二维集成电路的单晶氧化铝栅介质材料——人造蓝宝石，这种材料具有卓越的绝缘性能，即使在厚度仅为1纳米时，也能有效阻止电流泄漏。相关成果8月7日发表于国际学术期刊《自然》。 “二维集成电路是一种新型芯片，用厚度仅为1个或几个原子层的二维半导体材料构建，有望突破传统芯片的物理极限。但由于缺少与之匹配的高质量栅介质材料，其实际性能与理论相比尚存较大差异。”中国科学院上海微系统与信息技术研究所研究员狄增峰说。 狄增峰表示，传统的栅介质材料在厚度减小到纳米级别时，绝缘性能会下降，进而导致电流泄漏，增加芯片的能耗和发热量。为应对该难题，团队创新开发出原位插层氧化技术。 “原位插层氧化技术的核心在于精准控制氧原子一层一层有序嵌入金属元素的晶格中。”中国科学院上海微系统与信息技术研究所研究员田子傲说，“传统氧化铝材料通常呈无序结构，这会导致其在极薄层面上的绝缘性能大幅下降。” 具体来看，团队首先以锗基石墨烯晶圆作为预沉积衬底生长单晶金属铝，利用石墨烯与单晶金属铝之间较弱的范德华作用力，实现4英寸单晶金属铝晶圆无损剥离，剥离后单晶金属铝表面呈现无缺陷的原子级平整。随后，在极低的氧气氛围下，氧原子逐层嵌入单晶金属铝表面的晶格中，最终得到稳定、化学计量比准确、原子级厚度均匀的氧化铝薄膜晶圆。 狄增峰介绍，团队成功以单晶氧化铝为栅介质材料制备出低功耗的晶体管阵列，晶体管阵列具有良好的性能一致性。晶体管的击穿场强、栅漏电流、界面态密度等指标均满足国际器件与系统路线图对未来低功耗芯片的要求，有望启发业界发展新一代栅介质材料。
    38浏览量
    原文链接