《深度 | “3D堆叠”技术,半导体大厂继续深耕》

  • 来源专题:光电情报网信息监测服务平台
  • 编译者: husisi
  • 发布时间:2022-04-21
  • 在用于个人电脑和高性能服务器的尖端半导体开发方面,3D堆叠技术的重要性正在提高。
    在通过缩小电路线宽提高集成度的微细化速度放缓的背景下,3D技术将承担半导体持续提高性能的作用。
    微细化技术持续发展
    英特尔1971年发布的首款CPU的元件数仅有约2300个;而苹果最新发布的M1芯片元件数达到160亿个,增至约700万倍。
    但是,进入2010年代后,线宽接近原子的尺寸,微细化的速度开始放缓。
    在此情况下,受到关注的是将多枚芯片纵向堆叠的3D以及横向排列连接的技术,可以不依赖微细化提高半导体的功能。
    目前,由于摩尔定律的限制,在提高芯片性能的方向上,研发人员开辟了另外一个新的路径,即利用3D技术通过有效堆叠多个芯片来提高半导体的综合性能。
    法国调查公司Yole预测称,包括3D等技术在内的尖端半导体封装的2026年市场规模将增至2021年的1.5倍,达到519亿美元。
    随着技术创新,半导体领域将诞生新的火车头,相关市场也有望扩大。
    3D堆叠技术出现的原因
    现代芯片的功能越来越复杂,芯片尺寸也越来越大,导致工艺技术越来越复杂,由此带来了成本问题:不但制造成本高,设计成本也越来越高。
    为了应对这个问题,很多人想到了使用模块化设计方法,即把功能块分离成小型模块,做成一个个高良率、低成本的芯粒,然后根据需要灵活组装起来,即把芯片合理剪裁到各种不同的应用。
    而传统的3D IC技术则是将多块芯片堆叠在一起,并使用TSV技术将不同的芯片做互联。
    目前,3D IC主要用在内存芯片之间的堆叠架构和传感器的堆叠,而2.5D技术则已经广泛应用在多款高端芯片组中。
    现在,抓住先进封装和3D集成提供的机会,芯粒为安全可靠的电子系统设计开辟了新的领域。
    通过调整放置在一个芯片封装中的芯粒数量,就可以创建不同规模的系统,大大提升了系统设计的灵活性和可扩展性,同时也大大降低了研发成本,缩短了研发周期。
    总体上看,3D堆叠技术在集成度、性能、功耗等方面更具优势,同时设计自由度更高,开发时间更短,是各封装技术中最具发展前景的一种。
    当前,随着高效能运算、人工智能等应用兴起,加上用于提供多个晶圆垂直通信的TSV技术愈来愈成熟,可以看到越来越多的CPU、GPU和存储器开始采用3D堆叠技术。
    国际大厂们之间的3D堆叠大战
    •AMD:AMD宣布全面推出世界首款采用3D芯片堆叠的数据中心CPU,即采用AMD 3D V-Cache技术的第三代AMD EPYC处理器,代号[Milan-X]。
    这些处理器基于Zen 3核心架构,进一步扩大了第三代EPYC处理器系列产品,相比非堆叠的第三代AMD EPYC处理器,可为各种目标技术计算工作负载提供高达66%的性能提升。
    采用AMD 3D V-Cache技术的第三代AMD EPYC处理器使AMD能够带来业界首个采用3D芯片堆叠技术且专为工作负载而生的服务器处理器。
    •台积电:美国加州圣塔克拉拉第二十四届年度技术研讨会上,台积电首度对外界公布创新的系统整合单芯片(SoIC)多芯片3D堆叠技术。
    SoIC技术是采用硅穿孔(TSV)技术,可以达到无凸起的键合结构,可以把很多不同性质的临近芯片整合在一起。
    能直接透过微小的孔隙沟通多层的芯片,达成在相同的体积增加多倍以上的性能。
    •英特尔:困于10nm的英特尔也在这方面寻找新的机会,推出其业界首创的3D逻辑芯片封装技术 Foveros,Foveros首次引入3D堆叠的优势,可实现在逻辑芯片上堆叠逻辑芯片。
    英特尔今年7月展现了RibbonFET新型晶体管架构,全新的封装方式可以将NMOS和PMOS堆叠在一起,紧密互联,从而在空间上提高芯片的晶体管密度。
    •佳能:佳能正在开发用于半导体3D技术的光刻机,最早在2023年就会面市。
    3D光刻机的曝光面积扩大至现有产品的约4倍,佳能是在原基础上改进透镜和镜台等光学零部件,来提高曝光精度,增加布线密度,从而实现3D光刻。
    •格芯:格芯宣布推出适用于高性能计算应用的高密度3D堆叠测试芯片,该芯片采用格芯 12nm Leading-Performance (12LP) FinFET 工艺制造。
    运用Arm 3D网状互连技术,核心间数据通路更为直接,可降低延迟,提升数据传输率,满足数据中心、边缘计算和高端消费电子应用的需求。
    •IME:IME新一代半导体堆叠法,透过面对面和背对背晶圆键合与堆叠后,以 TSV结合,相较台积电和AMD的SRAM堆叠技术,IME新技术更进一步。
    •华为:去年华为曾被曝出[双芯叠加]专利,这种方式可以让14nm芯片经过优化后比肩7nm性能,但当时曝光的这种通过堆叠的方式与苹果的Ultra Fusion架构还是有所不同。
    虽然同样是指双芯片组合成单个主芯片,但苹果与华为可以说是两种截然不同的方式。
    采用面积换性能,用堆叠换性能,使得不那么先进的工艺也能持续让华为在未来的产品里面,能够具有竞争力。
    结尾:
    如果将各种芯片结合起来的3D技术得到普及,专注于设计的无厂半导体厂商之间、以及与后工序代工企业等的合作将提高重要性。
    以3D半导体的开发和制造技术为核心,半导体厂商的行业势力版图有可能发生改变。

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  • 《台积电完成首颗3D封装,继续领先业界》

    • 来源专题:集成电路
    • 编译者:shenxiang
    • 发布时间:2019-04-24
    • 台积电完成全球首颗 3D IC 封装,预计将于 2021 年量产。 台积电此次揭露 3D IC 封装技术成功,正揭开半导体制程的新世代。目前业界认为,此技术主要为是为了应用在 5 纳米以下先进制程,并为客制化异质芯片铺路,当然也更加巩固苹果订单。 台积电近几年推出的 CoWoS 架构及整合扇出型封状等原本就是为了透过芯片堆栈摸索后摩尔定律时代的路线,而真正的 3D 封装技术的出现,更加强化了台积电垂直整合服务的竞争力。尤其未来异质芯片整合将会是趋势,将处理器、数据芯片、高频存储器、CMOS 影像感应器与微机电系统等整合在一起。 封装不同制程的芯片将会是很大的市场需求,半导体供应链的串联势在必行。所以令台积电也积极投入后端的半导体封装技术,预计日月光、矽品等封测大厂也会加速布建 3D IC 封装的技术和产能。不过这也并不是容易的技术,需搭配难度更高的工艺,如硅钻孔技术、晶圆薄化、导电材质填孔、晶圆连接及散热支持等,将进入新的技术资本竞赛。 台积电总裁魏哲家表示,尽管半导体处于淡季,但看好高性能运算领域的强劲需求,且台积电客户组合将趋向多元化。不过目前台积电的主要动能仍来自于 7 纳米制程,2020 年 6 纳米才开始试产,3D 封装等先进技术届时应该还只有少数客户会采用,业界猜测苹果手机处理器应该仍是首先引进最新制程的订单。更进一步的消息,要等到 5 月份台积大会时才会公布。
  • 《替代硅,2D半导体越来越近》

    • 来源专题:光电情报网信息监测服务平台
    • 编译者:husisi
    • 发布时间:2021-12-20
    • 在寻求保持摩尔定律继续生效的过程中,您可能会想要进一步缩小晶体管,直到最小的部分只有一个原子厚。但不幸的是,这不适用于硅,因为它的半导体特性需要第三维。但是有一类材料可以充当半导体,即使它们是二维的。一些最大的芯片公司和研究机构的新结果表明,一旦达到硅的极限,这些2D半导体可能是一条很好的前进道路。 本周在旧金山举行的IEEE国际电子设备会议上,英特尔、斯坦福和台积电的研究人员针对制造2D晶体管最棘手的障碍之一提出了单独的解决方案:半导体相遇处的电阻尖峰金属触点(sharpspikesofresistanceattheplaceswherethesemiconductormeetsmetalcontacts)。与此同时,imec的工程师展示了他们如何为这些新型材料的商业级制造扫清道路,并展示了未来二维晶体管可能有多小。北京和武汉的研究人员也构建了最先进类型的硅器件的二维等效物。 “硅已经达到极限,”斯坦福大学电气工程教授KrishnaSaraswat说。“人们声称摩尔定律已经结束,但在我看来情况并非如此。摩尔定律可以通过进入第三维来继续。”为此,你需要二维半导体或类似的东西,Saraswat说,他与斯坦福大学教授EricPop和台积电的H.-S.?PhilipWong在3D芯片上做研究。由于它们有可能缩小到小尺寸和相对较低的处理温度,二维半导体可以构建在多层中。 二维半导体属于一类称为过渡金属二硫属化物的材料。其中,研究得最好的是二硫化钼(molybdenumdisulfide)。另一个这样的2D材料是二硫化钨(tungstendisulfide),它拥有比MoS2更快的速度。但在英特尔的实验中,MoS2的设备是更优越的。 或许二维半导体面临的最大障碍是与它们建立低电阻连接。这个问题被称为“Fermi-levelpinning”,这意味着金属触点和半导体的电子能量之间的不匹配会对电流产生高阻势垒。这种肖特基势垒的产生的原因是因为界面附近的电子流入低能量材料,留下一个电荷耗尽的区域来抵抗电流。现在的目标是使该区域变得微不足道,让电子可以毫不费力地穿过它。 Saraswat的学生AravindhKumar在IEDM上提出了一个解决方案。在之前的研究中,金是与MoS2形成晶体管的首选触点。但是沉积金和其他高熔点金属会损坏二硫化钼,使屏障问题变得更糟。因此,Kumar试验了熔点在数百摄氏度以下的铟和锡。 沉积黄金会破坏二维半导体。但铟和锡不会造成损害。 但这些值太低,以至于这些金属会在芯片加工和封装过程的后期熔化,这会使芯片暴露在300-500摄氏度的温度下。更糟糕的是,金属在加工过程中会氧化。在试图解决后一个问题的同时,Kumar修复了前者。答案是将低熔点金属与金合金化。铟或锡首先沉积在MoS2上,保护半导体,然后用金覆盖以远离氧气。该过程产生了具有270欧姆-微米电阻的锡金合金和具有190欧姆-微米电阻的铟金合金。并且这两种合金都应该在至少450摄氏度下保持稳定。 台积电和英特尔这两个晶圆制造竞争对手则分别找到了不同的解决方案——锑。台积电企业研究部低维研究经理HanWang解释说,这个想法是通过使用半金属作为触点材料来降低半导体和触点之间的能垒。半金属(Semimetals:例如锑)就像它们位于金属和半导体之间的边界并且具有零带隙的材料。由此产生的肖特基势垒非常低,这就使得台积电和英特尔设备的电阻都很低。 台积电此前曾与另一种半金属铋合作。但它的熔点太低。曾与斯坦福大学的Wong合作过的Wang说,锑更好的热稳定性意味着它将与现有的芯片制造工艺更兼容,从而产生更持久的设备,并在芯片制造工艺的后期提供更大的灵活性。台积电首席科学家。 imec探索逻辑项目经理IngeAsselberghs表示,除了制造更好的设备外,imec的研究人员还对寻找在商用300毫米硅晶圆上集成2D半导体的途径感兴趣。使用300毫米晶圆,imec探索2D设备最终可能会变得多小。研究人员使用二硫化钨作为半导体,形成了双栅极晶体管,其中WS2夹在控制电流流过的顶部和底部电极之间。通过使用图案化技巧,他们设法将顶栅缩小到5纳米以下。该特定设备的性能并不是特别好,但研究指出了改进它的方法。 另外,在本周晚些时候公布的研究中,imec将展示300毫米兼容工艺优化步骤,以通过包括铝酸钆夹层(gadoliniumaluminateinterlaye)等来改善MoS2晶体管特性。 Imec制造了栅极长度小于5纳米的二硫化钨晶体管。 虽然像imec这样的双门器件是二维研究的标准,但北京大学和武汉国家强磁场中心(WuhanNationalHighMagneticFieldCenter)的工程师更进一步。今天的硅逻辑晶体管(称为FinFET)具有一种结构,其中电流流过硅的垂直鳍片,并由覆盖在鳍片三侧上的栅极控制。但是,为了继续缩小设备的尺寸,同时仍然驱动足够的电流通过它们,领先的芯片制造商正在转向纳米片设备。在这些中,半导体带堆叠起来;每个四面都被大门包围。由YanqingWu领导的北京研究人员使用两层MoS2模拟了这种结构.事实证明,该设备不仅仅是其各部分的总和:与其单层设备相比,2D纳米片的跨导要好于两倍以上,这意味着对于给定的电压,它驱动的电流是两倍多。 英特尔模拟了堆叠式二维设备的更极端版本。它的研究人员使用六层MoS2和只有5纳米的栅极长度,而不是北京设备的两层和100纳米。与具有相同垂直高度和15纳米栅极长度的模拟硅器件相比,二维器件封装了两个更多的纳米片并且性能更好。尽管电子通过MoS2的速度比通过硅的速度要慢,并且接触电阻要高得多,但所有这一切都是如此。 随后,Wu和同事又朝着模仿硅器件制造商的近期计划迈出了一步。根据定义,CMOS芯片由成对的N-MOS和P-MOS器件组成。作为将更多设备塞入同一硅片区域的一种方式,芯片制造商希望将这两种类型的设备堆叠在一起,而不是并排排列。英特尔在去年的IEDM上展示了这种称为互补FET(CFET)的硅器件。Wu的团队通过用二硒化钨替换堆叠器件中的MoS2层之一来尝试相同的方法。然后,通过修改源极和漏极之间的连接,2DCFET变成了一个反相器电路,其占位面积与单个晶体管基本相同。 在二维半导体在大规模制造中获得一席之地之前,显然还有很多工作要做,但随着接触电阻的进展和新实验显示的潜力,研究人员充满希望。