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《2025华为全联接大会上宣布昇腾芯片路线图》

  • 来源专题：集成电路与量子信息
  • 发布时间：2025-09-19

  • 9月18日，在2025华为全联接大会上，华为轮值董事长徐直军强调了算力在人工智能中的关键作用，尤其是对中国AI发展的重要性。

    徐直军分享了昇腾芯片的后续规划，预计2026年第一季度推出昇腾950PR芯片，四季度推出昇腾950DT，2027年四季度推出昇腾960芯片，2028年四季度推出昇腾970芯片。华为自研了低成本HBM（高带宽内存），将以一年一次算力翻倍的进度推进，支持FP8等更多精度格式，更大的互联带宽。

    会上还发布了全球首个通算超节点TaiShan950 SuperPoD，基于鲲鹏950开发，最大16节点（32P）、最大内存48TB、支持内存/SSD/DPU池化，计划2026年一季度上市。

  • 原文来源：https://www.semi.org.cn/site/semi/article/e9750e9b711c477a9e33fe6ed650b2e0.html
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    • 来源专题：宁夏重点产业科技信息服务
    • 编译者：刘 悦
    • 发布时间：2025-09-28
    • 据报道，9月18日，2025华为全联接大会举行。会上，华为轮值董事长徐直军表示，算力过去是，未来也将继续是，人工智能的关键，更是中国人工智能的关键。 徐直军分享了昇腾芯片的后续规划，预计2026年第一季度推出昇腾950PR芯片，四季度推出昇腾950DT，2027年四季度推出昇腾960芯片，2028年四季度推出昇腾970芯片。 这条时间表意味着，华为将以基本每年迭代一次的节奏，持续推进昇腾的演进，意在构建一个可持续、逐步逼近甚至替代国际领先水平的算力底座。徐直军提到，华为自研了低成本HBM（高带宽内存），将以一年一次算力翻倍的进度推进，支持FP8等更多精度格式，更大的互联带宽。有了昇腾芯片为基础，就能满足客户的算力需求，超节点将成为AI基础设施建设的新常态。 根据现场公布的信息，昇腾950PR芯片架构新增支持低精度数据格式，其中FP8/MXFP8/HIF8: 1 PFLOPS，MXFP4: 2 PFLOPS，重点提升向量算力，提升互联宽带2.5倍，支持华为自研HBM高带宽内存，分为HiBL 1.0和HiZQ 2.0两个版本。规格方面，HiBL 1.0容量128GB，带宽1.6TB/s；HiZQ 2.0容量144GB，带宽4TB/s。 此外，徐直军认为，超节点将成为AI基础设施建设新常态。据其透露，目前华为CloudMatrix 384超节点累计部署300+套，服务20+客户。华为还将推出全球最强超节点Atlas 950 SuperPoD，算力规模8192卡，预计于今年四季度上市。另有新一代产品Atlas 960 SuperPoD ，算力规模15488卡，预计2027年四季度上市。 会上还发布了全球首个通算超节点TaiShan950 SuperPoD，基于鲲鹏950开发，最大16节点（32P）、最大内存48TB、支持内存/SSD/DPU池化，计划2026年一季度上市。徐直军称，其将成为大型机、小型机终结者。
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  • 《IMEC发布先进制程芯片缩放路线图》
    • 来源专题：集成电路
    • 编译者：李衍
    • 发布时间：2023-03-29
    • 2023年2月2日，比利时微电子研究中心（IMEC）发布《芯片缩放路线图：更小、更好、更快》，揭示了IMEC未来15-20年技术路线图的关键信息。该路线图指出，由于数字应用和数据处理的迅速兴起，计算能力需求呈爆炸式增长。随着越来越多地使用人工智能来应对当前时代面临主要挑战，例如气候变化或粮食短缺，从现在开始，计算需求预计每六个月就会翻一番。以可持续的方式处理呈指数级增长的数据量，需要改进高性能半导体技术。为了实现这一目标，我们需要同时应对五个挑战。虽然世界上没有一家公司可以单独完成这一目标，但整个半导体生态系统的共同创新和协作将使摩尔定律得以延续。IMEC认为，从长远来看，半导体行业面临范式转变，冯诺依曼架构需要彻底改革。冯·诺依曼架构将数字计算机视为一个具有输入、中央处理器和输出的系统，但未来需要向特定领域和应用程序相关的架构发展，实现可与人脑的工作方式相媲美的大规模并行化。 （一）延续摩尔定律需要应对的五个挑战 1. 缩放墙：纯光刻支持的缩放正在放缓。由于微芯片和晶体管的单个结构正在接近原子的大小，量子效应开始干扰微芯片的运行，缩放变得越来越困难。 2. 内存墙：系统性能面临内核和内存之间的数据路径限制。目前内存带宽已跟不上处理器性能。我们每秒有更多的浮点运算次数（FLOPS）而不是每秒千兆字节。 3. 功率墙：将功率引入芯片并从芯片封装中提取热量变得越来越具有挑战性，因此必须开发改进的功率传输和冷却概念。 4. 可持续性墙：半导体设备的制造导致环境足迹不断增加，包括温室气体和水、自然资源和电力消耗。 5. 成本墙：显然，芯片制造成本可能会随着复杂性的增加以及设计和工艺开发成本的增加而激增。 （二）应对摩尔定律挑战的技术途径 IMEC为芯片技术的未来提出了一条替代路径，在架构、材料、晶体管的新基本结构以及范式转变方面进行了根本性的改变。到2036年，IMEC路线图将使从7 nm到0.2 nm保持两到两年半的技术发展速度。 首先，光刻技术的不断进步将是进一步缩小尺寸的关键。EUV把微芯片尺寸从5nm制程带到2nm制程。为了变得更小，需要EUV的更新版本High NA EUV，以及更大的镜头——直径为1米、精度为20皮米。由ASML开发的第一个High NA EUV原型将于2023年上市，预计在2025年或2026年投入大批量制造。 然后，需要创新晶体管架构。如今，几乎所有芯片制造商都使用FinFET晶体管制造微芯片。然而，进入3nm制程时，FinFET受到的量子干扰导致微芯片运行中断。接下来是全环绕栅极晶体管(GAA)或纳米片晶体管，它将提供改进的性能和改善的短沟道效应。从2 nm 开始，这种架构将是必不可少的。三星、英特尔和台积电等主要芯片制造商已经宣布，他们将在其3纳米和/或2纳米制程节点中引入GAA晶体管。Forksheet晶体管是IMEC的发明，在负通道和正通道之间引入屏障使通道更加靠近，甚至比nanosheet晶体管更密集，该架构有望使单元尺寸缩小20%，并将GAA概念扩展到1 nm一代。 通过将负通道和正通道相互叠加可以实现进一步的缩放，称为互补FET (CFET) 晶体管，是将不同导电沟道类型的GAA器件在垂直方向进行高密度三维单片集成。CFET显著提高了密度，但以增加工艺复杂性为代价，尤其是晶体管的源极和漏极触点。随着时间推移，CFET 晶体管将采用原子厚度的新型超薄二维单层材料，如二硫化钨 (WS2)或钼。二维器件路线图与光刻路线图相结合，将带领微芯片进入埃米（?ngstr?m）时代。 这些亚2 nm晶体管的系统级产品还面临着另外两个挑战。内存带宽跟不上CPU性能。处理器的运行速度不能超过从内存中获取数据和指令的速度。要推倒这堵“内存墙”，内存必须离芯片更近。拆除内存墙的一种有趣方法是3D片上系统（3D SOC）集成，它超越了现在流行的小芯粒（chiplet）方法。按照这种异构集成方法，系统被划分为独立的芯片，这些芯片在三维空间中同时设计和互连。例如，它将允许在核心逻辑器件上为level-1-Cash堆叠一个静态随机存取存储器（Static Random-Access Memory，SRAM）内存层，从而实现内存与逻辑的快速交互。为了实现极高带宽的模块外连接，业界正在开发光互连、光子学插入器（photonics interposers）集成技术。 关于与系统相关的挑战，为芯片提供足够的功率并散发热量变得更加困难。然而，一个解决方案就在眼前：功率分配现在从晶圆顶部经过十多个金属层到达晶体管。IMEC目前正在研究晶圆背面的解决方案，将电源轨插入晶圆中，并使用更宽、电阻更小的材料将纳米硅通孔将它们连接到晶圆背面（We will sink power rails into the wafer and connect them to the backside using nano-through-silicon vias in wider, less resistive materials）。这种方法将功率传输网络与信号网络分离，提高整体功率传输性能，减少路由拥塞，并最终允许标准单元进一步高度缩放。 最后，半导体制造是有代价的，它需要大量的能源和水，并产生危险的废物。整个供应链需要致力于解决这个问题，而生态系统方法将是必不可少的。去年，IMEC启动了“可持续半导体技术和系统 (SSTS)”研究计划，汇集了半导体价值链的利益相关者——从亚马逊、苹果和微软等大型系统公司到ASM、ASML、KURITA、SCREEN、和东京电子等供应商，目标是减少整个行业的碳足迹。该计划评估新技术对环境的影响，识别高影响问题，并在技术开发的早期定义更环保的半导体制造解决方案。
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