《台积电:摩尔定律依然有效 晶体管将能做到0.1纳米》

  • 来源专题:后摩尔
  • 编译者: shenxiang
  • 发布时间:2019-08-31
  • 近日,据台湾地区《经济日报》报道,台积电研发负责人、技术研究副总经理黄汉森表示,毋庸置疑的,摩尔定律依然有效且状况良好,它没有死掉、没有减缓、也没有带病,并透露晶体管将能做到0.1纳米。

    1965年提出的摩尔定律(Moores Law)引领半导体发展超过半世纪,这个定律主要是指芯片上可容纳的晶体管数目,约每隔18个月便会增加一倍,性能也将提升一倍。

    但摩尔定律有没有走到极限?走到极限未来会是什么样的发展?这是近几年来全球科技界业讨论相当多的问题。

    近几年,互补金属氧化物半导体(CMOS)先进制程中,最新几代纳米节点的功耗改善程度,已出现明显的放缓。科技界观察到,从45纳米到14纳米的节能数据可以看出,虽然每一代制程,芯片的面积变得越来越小,但能够达到的能耗缩减幅度却越来越小,尤其在14纳米初期最为明显。近二、三年进入更先进的10纳米制程,也有类似状况。这不禁让人忧心,摩尔定律是否即将走到尽头?

    对此,在本周开幕的第31届HotChips大会专题演讲中,台积电研发负责人、技术研究副总经理黄汉森表示,摩尔定律依然有效且状况良好。

    对于未来的技术路线,黄汉森认为像碳纳米管(1.2nm尺度)、二维层状材料等可以将晶体管变得更快、更迷你;同时,相变存储器(PRAM)、旋转力矩转移随机存取存储器(STT-RAM)等会直接和处理器封装在一起,缩小体积,加快数据传递速度;此外还有3D堆叠封装技术。

    黄汉森强调,社会对先进技术的需求是无止境的,他还强调,除了硬件,软件算法也需要迎头赶上。

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  • 《三维晶体管阵列有望打破摩尔定律》

    • 来源专题:中国科学院文献情报制造与材料知识资源中心 | 领域情报网
    • 编译者:冯瑞华
    • 发布时间:2019-11-21
    • 用于计算机处理器的硅集成电路正接近单个芯片上晶体管的最大可行密度,至少在二维阵列中是这样。摩尔定律看似已难以维持。美国密歇根大学一研究团队却另辟蹊径,将晶体管阵列带入三维空间,在最先进的硅芯片上直接堆叠第二层晶体管。这一研究为开发打破摩尔定律的硅集成电路铺平了道路。   摩尔定律认为,集成电路上可容纳的晶体管数目,约每隔两年便会增加一倍。目前硅集成电路的晶体管密度已接近极限。而随着硅晶体管尺寸变得越来越小,它们的工作电压也在不断下降,导致最先进的处理芯片可能会与触摸板、显示驱动器等高电压接口组件不兼容,后者需要在更高电压下运行,以避免错误的触摸信号或过低亮度设置之类的影响。这就需要额外的芯片来处理接口设备和处理器之间的信号转换。   为解决上述问题,密歇根大学研究人员通过附加器件层的单片三维集成,来提高硅互补金属氧化物半导体集成电路的性能。他们首先使用含锌和锡的溶液覆盖硅芯片,在其表面形成均匀涂层,随后短暂烘烤使其干燥,经过不断重复后制成一层约75纳米厚的氧化锌锡膜。使用该氧化锌锡膜制造的薄膜晶体管可以承受比下方硅芯片更高的电压。   为了解决两个器件层之间的电压失配问题,研究人员采用了顶部肖特基、底部欧姆的接触结构,在触点添加的肖特基门控薄膜晶体管和垂直薄膜二极管具有优良的开关性能。测试显示,在集成了高压薄膜晶体管后,基础硅芯片仍然可以工作。   研究人员表示,硅集成电路在低电压(约1伏)下工作,但可以通过单片集成薄膜晶体管来提供高电压处理能力,从而免除了对额外芯片的需求。他们的新方法将氧化物电子学的优势引入到单个硅晶体管中,有助于更紧凑、具有更多功能的芯片的开发。   相关论文刊发在最新一期《自然·电子学》杂志上。
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    • 来源专题:中国科学院文献情报制造与材料知识资源中心 | 领域情报网
    • 编译者:冯瑞华
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