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《英特尔开发出堆叠电路 欲夺回芯片制造领先地位》

  • 来源专题：集成电路
  • 编译者： shenxiang
  • 发布时间：2018-12-14

  • 英特尔公司近日宣布，已开发出一种将计算电路堆叠在一起的方法，希望重新夺回其在芯片制造技术方面的领先地位。

    近年来，英特尔在芯片制造技术方面输给了台积电等竞争对手。英特尔是全球最大的PC处理器厂商，数十年来一直遵循着“摩尔定律”，即集成电路上可容纳的元器件的数量，每隔18个月至24个月就会增加一倍。

    但是，随着晶体管缩小到只有几个纳米的距离，英特尔的技术目前已经落后于摩尔定律。今年7月份，英特尔不得不宣布把10纳米制造工艺推迟到2019年末。

    与此同时，英特尔的许多主要竞争对手(如英伟达和高通)早已退出芯片制造业务，将这部分业务外包给了台积电等公司。今年，台积电推出了最新一代芯片制造技术，抢走了英特尔的制造最小芯片的头衔。

    但如今，英特尔称，该公司已经掌握将计算电路堆叠在一起的技术，并以快速的连接方式将它们连接在一起，从而能够将更多的计算电路组装到单个芯片上。

    英特尔芯片架构主管拉贾·科杜里(Raja Kosuri)在接受路透社采访时表示，堆叠以前曾在内存芯片中使用，但英特尔是第一家将该技术应用到所谓的“逻辑”芯片中的公司。

    柯杜里称：“近20年来，我们一直在研究这项封装技术。”英特尔表示，这项堆叠技术将在明年下半年推出。

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  • 《武汉新芯晶圆堆叠技术获突破，加入国际先进制造战团》
    • 来源专题：中国科学院文献情报制造与材料知识资源中心 | 领域情报网
    • 编译者：冯瑞华
    • 发布时间：2018-12-05
    • 从武汉新芯传来消息，该公司基于其三维集成技术平台的三片晶圆堆叠技术研发成功。 武汉新芯的晶圆级集成技术可将三片不同功能的晶圆（如逻辑、存储和传感器等）垂直键合，在不同晶圆金属层之间实现电性互连。与传统的2.5D芯片堆叠相比，晶圆级的三维集成技术能同时增加带宽、降低延时，并带来更高的性能与更低的功耗。 据悉，武汉新芯自2012年开始布局三维集成技术，并于2013年成功将三维集成技术应用于背照式影像传感器，良率高达99%，随后陆续推出硅通孔(TSV)堆叠技术、混合键合(Hybrid Bonding)技术和多片晶圆堆叠技术。 武汉新芯技术副总裁孙鹏表示：“三维集成技术是武汉新芯继NOR Flash、MCU之外的第三大技术平台，已积累了6年的大规模量产经验，能为客户提供工艺先进、设计灵活的晶圆级集成代工方案。” 三维异构集成技术 伴随着集成度和性能提升的迫切要求，集成电路的设计和制造、封装开始从平面向3D立体方向发展，并且逐步出现了不同结构芯片的集成。早期是多层多芯片集成，用于在单个衬底上横向集成不同类型半导体器件以及无源元件（包括滤波器和天线）。运用这种技术，无源元件被嵌入到多个层叠中以达到高Q值和小型化，同时，其中的短距互连能得到比传统印刷电路板技术更高的性能和集成度。 随着频率的上升，在多个集成电路间的互联块和线内的损耗迅速增加。同时多芯片集成通常缺乏几何和互联清晰度，以达成横向和纵向的紧密度。因此，人们开始研究各类新技术形式，用以克服互联的寄生效应，在这样的背景下，三维异构集成技术应运而生。 三维异构集成通常分为四个基本类别，分别是：单片（monolithic）、小芯片（chiplet）、晶圆键合（wafer-bonding）、和外延转移（epitaxial transfer）。而此次武汉新芯就是在晶圆键合技术上实现了突破。 在晶圆级异构集成（小芯片、晶圆键合和外延转移）方式中，硅与化合物半导体器件是在独立完成了各自工艺后集成的，这对现有的工艺制造过程构成的风险很小，并能在化合物半导体(如磷化铟)与硅(CMOS和BiCMOS)器件间提供紧密纵向集成。 其中，chiplet集成能将各种不同的半导体技术，例如氮化镓HEMT、磷化铟双HBT、以及硅MEMS等彼此相临地安放在一个完整的CMOS晶圆上。此种键合技术也打破了化合物半导体技术的芯片尺寸缩小障碍，因为III-V元素化合物chiplet能被放置于任意大小的CMOS晶圆上。 成熟还需要时间 实际上，这种3D的晶圆堆叠技术已有多年的研发历史，但技术成熟度还比较低，进入量产阶段仍需要一些时间，且相关技术主要被美国、韩国和中国台湾的先进半导体企业所把持，如三星、SK海力士、英特尔，以及台积电等，中国大陆的相关半导体企业这些年也在奋起直追，并一直在缩小与上述先进企业之间的差距，武汉新芯就是其中的代表企业。 谈到武汉新芯，就不能不说长江存储，因为武汉新芯是长江存储的子公司，二者的设计和制造技术，特别是存储器技术密不可分。 今年夏天，在美国举行的Flash Memory Summit峰会上，长江存储推出了Xtacking架构，这实际上也是一种3D的异构堆叠技术，虽然与此次武汉新芯推出的晶圆堆叠技术有所区别，但都同出一门，有着紧密的联系。 据悉，Xtacking架构将外围电路置于存储单元之上，从而实现比传统3D NAND更高的存储密度；其最大的特点是高速I/O，高存储密度，以及更短的产品上市周期。特别是在I/O速度方面，目前，世界上最快的3D NAND I/O速度的目标值是1.4Gbps，而大多数供应商仅能供应1.0 Gbps或更低的速度。利用Xtacking技术有望大幅提升NAND的I/O速度至3.0Gbps，这与DRAM DDR4的I/O速度相当。 长江存储已经把这项技术运用到相应的存储产品中（64层堆叠的），预计明年开始量产。 基于武汉新芯在IC设计方面多年的积累，长江存储的存储器设计和制造水平也在不断地迭代，特别是晶圆级堆叠技术的不断成熟，可以为其前沿存储器芯片的开发和制造添加砝码。 在晶圆级堆叠技术方面，大陆企业还处于追赶阶段，而在先进企业当中，三星、SK海力士、台积电等的技术进展最受瞩目，其中以台积电为最。 今年5月，台积电在美国举办的第24届年度技术研讨会上，发布了晶圆堆叠技术Wafer-on-Wafer（WoW），该技术通过使用形成硅通孔(TSV)连接的10微米孔彼此接触。按照台积电的合作伙伴Cadence的说法，堆叠晶圆设计可以放置在中介层上，将一个连接路由到另一个连接，创建一个双晶立方体，甚至可以使用WoW方法垂直堆叠两个以上的晶圆。 " 此前，台积电已经研发出了Chip on Wafer on Substrate（CoWoS）、Integrated Fan-Out （InFO）都是3D封装技术，这两种技术目前已经应用在多种产品上，比方说英特尔和Xilinx的FPGA芯片应用了CoWoS，苹果的A系列SoC应用了InFO。 据悉，新推出的WoW最大应用场景很可能是在GPU上，其可以在不增加GPU核心面积或者是使用更小工艺制程下增加晶体管数量，从而提升显卡性能。 不过，目前WoW技术的最大问题是对于工艺要求非常高，die之间要准确无误地对齐，而且要确保任何一片die都是没有问题的，否则组装完成后发现其中一个工作不了，整个封装完成的芯片就报废了，因此良品率比较低，生产成本较高。还有就是现在芯片的单位发热已经相当之高，采用堆叠技术的话会让发热更加集中，对芯片的寿命也难以控制。 因此，在已经非常成熟的16nm工艺上加入WoW比较妥当，但台积电的目标是在7nm和5nm制程上应用。 晶圆堆叠技术属于比较前沿的研究领域，类似于这种的三维集成技术是眼下业界的热门研发课题，但由于技术还不够成熟，因此量产还很少。 此次，武汉新芯实现了技术突破，是一个很喜人的消息，这使得人们对于长江存储明后年的新产品迭代更加期待了。
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  • 《谷歌联合三星开发5nm芯片，对标苹果?》
    • 来源专题：光电情报网信息监测服务平台
    • 编译者：husisi
    • 发布时间：2020-05-07
    • 有消息称，谷歌与三星合作研发的处理器已经收到第一批工程样本。该处理器代号“Whitechaple”，采用三星5nm制程，将搭载在Pixel手机及Chromebook笔记本上。在自研了云端、边缘端处理器之后，谷歌自研手机处理器意欲何为?将对谷歌的生态、产品产生哪些影响? 面向终端设备的主处理器 据悉，谷歌与三星联合设计的5nm芯片是一枚“起到关键作用的”主处理器，对设备的运行速度、电池续航能力和性能起到决定性作用。该处理器采用Arm8核CPU，硬件针对谷歌机器学习进行优化，并支持谷歌助手和“始终在线”功能。 近期，谷歌收到了第一批工程样本。该处理器明年有望搭载在Pixel手机上，后续版本将搭载在Chromebook笔记本上。 谷歌一直在强化半导体业务能力。此前发布的Pixel手机上已经搭载了谷歌定制设计的机器学习和图像处理芯片，谷歌还从苹果、英特尔等竞争对手“挖角”了芯片工程师。但是，手机处理器需要CPU、GPU、通信基带等多个芯片，任何一个短板都将使谷歌无法完全摆脱对高通等芯片巨头的依赖。 补齐云边端芯片版图 无论是海外五大科技巨头“FAANG”(脸书、苹果、亚马逊、奈飞、谷歌)，还是国内的“BAT”，都在进军芯片设计业务。早在2006年，谷歌就开始研究如何在数据中心中使用GPU、FPGA和定制ASIC。在科技巨头跨界“造芯”的道路上，谷歌是一支不可忽视的力量。 从2015年起，谷歌基于自主研发的定制化芯片TPU，完成了云-边、端-端的计算架构协同。2016年的I/O开发者大会上，谷歌公布了自主研发的定制化芯片TensorProcessingUnits(TPU)，以强化数据中心的机器学习能力。 2017年，谷歌将第二代TPU引入谷歌云平台，后续推出的第三代云TPU利用谷歌云平台的AI服务运行及其学习模型，可实现单个Pod中每秒超过100千万亿次浮点运算性能。在云TPU的基础上，谷歌又推出了针对边缘侧的EdgeTPU。这款ASIC芯片是对CloudTPU和谷歌云服务的补充，能实现端到端、云端到边缘的基础架构。 在云计算、AI、5G的催化下，云边端一体化趋势增强。华为、阿里、英特尔等厂商都在践行“云-边-端”的计算架构协同。华为董事徐文伟表示，华为的价值主张是打造一个平台，把众多的传感器连接起来，实现连接+平台+AI+生态。为此，华为在端、边、云都推出并部署了AI芯片。在手机端，华为从麒麟970开始嵌入AI芯片，在边缘端，华为推出了应用于汽车的人工智能计算芯片Ascend310，在云端则部署了鲲鹏920等芯片。阿里云推出IoT边缘计算产品LinkEdge时宣布将打造云、边、端一体化的协同计算体系，并陆续推出用于设计制造高性能端上芯片的IP核玄铁910、SoC芯片设计平台“无剑”、云端芯片含光800，端云一体初步成型。 在终端侧，谷歌曾为手机主处理器设计辅助芯片，包括提升手机图像处理能力的PixelVisualCore，提升声音识别和转录能力的PixelNeuralCore等，以负载手机端的机器学习类任务。但是，随着云算力下沉、终端算力上升、边缘算力融合的趋势不断加强，拥有一颗针对自家生态进行优化的端处理器，才能更好地发挥谷歌在机器学习的优势和沉淀，让手机、笔记本等终端与谷歌的AI算力体系紧密贴合。 提升产品体验 2010年，苹果发布了采用自研处理器A4和自家操作系统iOS4的里程碑式产品iPhone4，自此摆脱了对三星处理器的依赖。 长期以来，谷歌安卓与苹果iOS是两大手机操作系统。苹果通过自研A系列处理器，让硬件更好地贴合软件系统需要，实现软硬件一体化。谷歌自研移动终端处理器，也有利于更好地发挥软件系统能力，通过软硬件协同优化终端体验。 “谷歌与苹果殊途同归，谷歌一直在建立半导体能力，在掌握软件的同时掌握硬件，这种软硬件一体化的方式无疑是推动服务深度整合的最好方法。自研处理器是谷歌打造闭环生态的初步尝试，也是第一步。”赛迪顾问集成电路产业研究中心分析师陈跃楠向记者指出。 集邦咨询分析师姚嘉洋向记者表示，由于智能型手机大多是以Android阵营为主，谷歌累积了庞大的数据库与AI运算资源，打造自有处理器有利于优化智能手机的AI应用。例如，让用户与手机语音助理之间的对话更为智慧，让语音助理更好地理解用户需求、语言翻译更为精确，省电与性能提升表现更为优异等，以Google现今的布局态势来看，确实会有这样的战略思考。 但是，手机处理器研发门槛高，属于资金、技术密集型业务，是块难啃的硬骨头。姚嘉洋表示，苹果之所以能在处理器领域如鱼得水，得益于先前的收购策略和早期投入，累积了相对丰富的处理器开发经验。加上苹果近年来在业务上的转型，服务相关收入日益攀升，推动整体获利提升，这成为处理器研发的坚实后盾，使得苹果在处理器开发上处于一定的领先地位。 与苹果类似，谷歌在移动芯片领域也有着早期收购和人才积累。在2010年A4处理器发布之前，苹果传出收购被用于手机和移动终端的芯片企业Intrinsity。同时，谷歌也传出收购芯片设计创业公司Agnilux。2017年，有消息称谷歌挖角了苹果的芯片设计师ManuGulati担任SoC系统架构设计师。 此前Gulati曾参与iPhone、iPad以及AppleTV等产品定制芯片的研发。同一年，谷歌斥资11亿美元收购HTC手机研发团队，进一步增强手机硬件的设计能力。去年，谷歌在印度班加罗尔成立了新的芯片团队，成员包括从英特尔、英伟达、高通聘用的工程师，目标是设计手机及数据中心芯片。 但是，谷歌自研手机处理器并非毫无风险。受限于Pixel手机的市场份额，谷歌需要把控处理器研发投入和产品收益的平衡。 “由于Pixel手机在市场仍属于少数，开发一颗5nm的主处理器置于智能手机中，单是开发费用动辄需要数百万甚至千万美元。尽管谷歌近年的营收表现十分优异，但若无法一战成名，恐怕不利于长期的处理器开发计划。”姚嘉洋说。
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