《Imec 在单图案化High NA EUV 光刻技术方面取得新里程碑》

  • 来源专题:集成电路与量子信息
  • 发布时间:2025-09-24
  • 在 2025 年 SPIE 光掩模技术 + EUV 光刻会议(蒙特雷(加利福尼亚州))上,比利时 imec 展示了单次打印高数值孔径 EUV 光刻技术的两项突破性成就:(1) 间距 20nm 的线结构,尖端到尖端临界尺寸 (CD) 为 13nm,适用于镶嵌金属化;(2) 使用直接金属蚀刻 (DME) 工艺获得的 20nm 间距钌线的电气测试结果。这些成果部分得益于欧盟的 NanoIC 试验线,不仅标志着高数值孔径 EUV 图案化单次打印能力提升的重要里程碑,还强调了 imec-ASML 合作伙伴关系在推动更广泛生态系统方面的关键作用,该生态系统推动高数值孔径 EUV 向大批量生产过渡,解锁 2nm 以下逻辑技术路线图。

    继2025年2月在SPIE先进光刻与图案技术大会上展示20纳米间距金属化线结构后,imec如今通过单次曝光高数值孔径EUV光刻工艺,实现了20纳米间距线结构,其点对点(T2T)临界尺寸(CD)达到13纳米。对于13纳米T2T结构,测量结果显示其局部CD均匀性(LCDU)低至3纳米,标志着业界的一个里程碑。该结果采用金属氧化物光刻胶(MOR)获得,并与底层、照明光瞳形状和掩模版选择共同优化。

  • 原文来源:https://www.semiconductor-digest.com/imec-achieves-new-milestones-in-single-patterning-high-na-euv-lithography-for-both-damascene-and-direct-metal-etch-metallization-processes/
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    • 编译者:刘飞
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    • 比利时微电子研究中心(imec)联合ASML成功实现高数值孔径极紫外光刻(High NA EUV)单次曝光技术突破,成功制备出20纳米间距金属线路与13纳米尖端对尖端关键尺寸结构,并完成18纳米间距钌金属直接蚀刻工艺验证。该技术将替代多重曝光工艺,显著降低2纳米及以下逻辑芯片制造成本与环境影响,为欧盟《芯片法案》的亚2纳米技术目标奠定基础。 两个重要技术进展:一是在20nm间距下具有13nm端到端关键尺寸(CD)的线结构,这是用于damascene金属化的;二是通过直接金属刻蚀(DME)工艺获得的20nm间距Ru线的电测试结果。这些成果部分由欧盟的NanoIC试验线实现,不仅标志着高NA EUV光刻单次曝光能力的重大里程碑,还突显了imec-ASML合作在推动高NA EUV向大规模制造过渡中的关键作用,从而解锁sub-2nm逻辑技术路线图。  Imec此前在2025年SPIE先进光刻和图案化会议上展示了20nm间距的金属化线结构,现在则实现了具有13nm端到端关键尺寸的20nm间距线结构,这是通过单次曝光高NA EUV光刻步骤实现的。对于13nm T2T结构,测得的局部CD均匀性(LCDU)低至3nm,达到了行业里程碑。这些结果是通过与底层、照明光瞳形状和掩模选择共同优化的金属氧化物抗蚀剂(MOR)获得的。 根据imec高级副总裁Steven Scheer的说法,使用单次曝光高NA EUV光刻实现这些逻辑设计可以减少与多重图案化相比的处理步骤,从而降低制造成本和环境影响,并提高产量。这些结果支持damascene金属化,这是互连制造的行业标准。T2T结构是互连层的重要组成部分,因为它们允许中断一维金属轨道。为了满足20nm金属间距的逻辑路线图,T2T距离预计会缩放到13nm及以下,同时保持功能性互连。当前正在开展进一步缩小T2T尺寸的发展工作,11nm T2T显示出有前景的结果,并将这些结构转移到底层硬掩模上,以实现真正的功能。
  • 《台积电计划在2030年采用High-NA EUV光刻机完成1nm制程芯片》

    • 来源专题:光电情报网信息监测服务平台
    • 编译者:husisi
    • 发布时间:2024-02-26
    • 近期,台积电发布了其在1nm制程芯片领域的产品规划,计划在2030年前完成1nm级A10工艺的开发。这一计划是在ASML交付给英特尔业界首台High-NA EUV光刻机后的消息,该光刻机具有高数值孔径(High-NA)和每小时生产超过200片晶圆的能力,提供0.55数值孔径,相较于之前的EUV系统,精度有所提高,能够实现更高分辨率的图案化,以制造更小的晶体管特征。 据报道,英特尔计划在Intel 18A制程节点引入High-NA EUV光刻技术,预计在2026年至2027年之间启用新设备。而台积电和三星也表示会采购High-NA EUV光刻机,但并未明确时间表。消息称,台积电可能会等到1nm制程节点才采用High-NA EUV光刻机,可能是出于成本考虑。台积电之前公布的路线图显示,1.4nm级A14工艺预计在2027年至2028年之间推出,而1nm级A10工艺的开发预计将在2030年前完成。 High-NA EUV光刻机的引入被ASML首席财务官Roger Dassen视为在逻辑和存储芯片方面最具成本效益的解决方案。然而,与英特尔急于在量产芯片中使用High-NA EUV光刻机不同,台积电或许考虑到目前存在的EUV光刻机已经可以通过双重成像技术实现相同的效果,因此可能会根据市场因素和技术表现等因素调整引入High-NA EUV光刻技术的时间点。 此外,台积电还在最近的IEEE国际电子元件会议(IEDM)上发布了其1nm制程芯片的产品规划。根据规划,台积电将并行推动3D封装和单芯片封装的技术路径,预计在2025年完成N2和N2P节点,使得采用3D封装的芯片晶体管数量超过5000亿个。随后,台积电计划在2027年达到A14节点,并在2030年完成A10节点,届时采用台积电3D封装技术的芯片晶体管数量将超过1万亿个。 尽管台积电在制程技术方面取得了显著进展,但其近期的财务表现引起了外界的关注。受智能手机和高速计算需求减弱的影响,台积电今年二、三季度的净利润分别同比下降了23%和25%。此外,有报道称台积电3nm制程芯片的良品率实际上较其宣布的90%要低,引发了业界对其最新制程芯片质量的质疑。 与此同时,竞争对手三星等公司也在追赶台积电的先进制程领域。三星计划在2025年推出2纳米制程的SF2工艺,在2027年推出1.4纳米制程的SF1.4工艺。这表明,尽管台积电在半导体代工领域依然领先,但在技术发展的竞争中,其他公司也在不断努力迎头赶上。因此,台积电的未来发展仍需面对来自市场和竞争对手的多重挑战。