《突破 | 应用材料公司以技术助力极紫外光和三维环绕栅极晶体管实现二维微缩》

  • 来源专题:光电情报网信息监测服务平台
  • 编译者: husisi
  • 发布时间:2022-04-24
  • 近日,应用材料公司推出了旨在帮助客户利用极紫外光(EUV)继续推进二维微缩的多项创新技术,并详细介绍了业内最广泛的下一代三维环绕栅极晶体管制造技术的产品组合。

    环绕栅极(GAA)晶体管将成为自2010年FinFETs问世以来芯片行业最大的设计转变之一
    材料工程的创新为GAA晶体管提供了功率和性能的提升
    要在未来若干年内提升晶体管密度,芯片制造商正在寻求互补的两条道路。其一是延续传统的摩尔定律二维微缩,也就是使用 EUV光刻和材料工程打造出更小的特征。另一条则是使用设计技术协同优化(DTCO)和三维技巧,对逻辑单元布局进行巧妙优化,这样无需对光刻栅距进行任何更改即可增加密度。后一种方法包括后段连线和环绕栅极(GAA)晶体管,即使面临传统二维微缩的减缓,仍将有力推动逻辑密度在未来几年内的持续增长。通过将这些技术有机结合,可以帮助芯片制造商完成逻辑芯片在未来的迭代进化,同时实现功率、性能、面积、成本和上市时间(即 PPACt)的同步改善。
    应用材料公司高级副总裁、半导体产品事业部总经理珀拉布?拉贾博士表示:“应用材料公司的核心战略是成为赋能客户的PPACt赋能企业™,依托我们现有的七大创新,支持客户利用EUV继续推进二维微缩。同时,我们还详细介绍了GAA晶体管的颠覆性制造方法,该方法与现今FinFET晶体管截然不同。不仅如此,应用材料公司已经准备好了覆盖范围最广泛的GAA制造产品线,包含涉及外延生长、原子层沉积和选择性材料刻蚀的全新生产步骤,以及两项全新的用于制造理想GAA氧化栅极和金属栅极的集成材料解决方案(Integrated Materials Solutions™)。”
    二维微缩的扩展
    极紫外光(EUV)光刻的出现使芯片制造商得以产出更小的特征,并增加晶体管密度。但行业目前的现状是:要继续利用EUV进行微缩困难重重,迫切需要全新的沉积、刻蚀和量测方法。
    完成EUV光刻胶显影后,需要先通过称为过渡层和硬掩模的一系列中间层对芯片图形进行刻蚀,随后才能将其最终刻蚀到晶圆上。迄今为止,这些中间层都是使用旋涂技术来进行沉积的。今日,应用材料公司推出使用该公司的Precision化学气相沉积系统来进行沉积,适用于EUV的 Stensar™ 先进图形镀膜(Stensar™ Advanced Patterning Film for EUV)。相较于旋涂沉积,应用材料公司的CVD膜可帮助客户对EUV硬掩模层进行微调,使其达到特定厚度和刻蚀弹性,以便在整个晶圆上EUV图形传输时达成接近完美的均匀性。
    应用材料公司还详解了其Sym3® Y刻蚀系统的特殊功能,即允许客户在相同反应腔内进行材料刻蚀和沉积,这样可先改善EUV图形,再将其刻蚀到晶圆上。Sym3反应腔会轻轻移除EUV光刻胶材质,然后以特殊方式重新进行材料沉积,使图形变均匀,从而消除因“随机误差”而产生的图形易变性。改善后的EUV图形可提高良率、降低芯片功耗并提升其性能。因此,位居DRAM市场中导体刻蚀系统首要供应商位置的应用材料公司,正在凭借其Sym3技术的飞速发展,将客户群体从存储器领域拓展到晶圆代工厂/逻辑芯片领域。
    应用材料公司还展示了如何将其PROVision® eBeam量测技术用于深入观察多层芯片内部,以便精确测量整个晶圆上的EUV图形化特征,帮助客户解决其他量测技巧可能无法诊断的“边缘布局错误”。应用材料公司2021年电子束系统的营收几乎翻倍,使其跃居电子束技术供应商榜首的位置。
    三维环绕式栅极晶体管工艺设计
    新兴的GAA晶体管为客户示范了如何利用三维设计技巧和DTCO布局创新来对二维微缩加以补充,即使二维微缩速度放缓,仍可快速提升逻辑密度。材料工程领域的创新同时还有助于GAA晶体管降低功耗和提升性能。
    在FinFET中,构成晶体管电子路径的垂直沟道是由光刻和刻蚀来形成的,这种工艺会导致沟道宽度不均匀。而这种不均匀性则会对功耗和性能产生不利影响,这也是客户转投GAA的另一个主要原因。
    GAA晶体管看上去就像是FinFET晶体管旋转了90度,使沟道从垂直变为水平。GAA沟道是通过使用外延生长和选择性材料刻蚀来形成的,这种技术使客户得以精确设计宽度,实现宽度均匀,从而获得最优功耗和性能。外延生长系统恰恰是应用材料公司的首项产品,自此之后,它便一跃成为市场领头羊。2016年,应用材料公司发布Selectra®系统并在其中率先启用选择性材料刻蚀技术,迄今已提供1000余个反应腔给客户使用,并位居市场领袖地位。
    GAA晶体管的主要制造挑战在于沟道间距仅约10纳米,在如此微小的空间内,客户必须在围绕各沟道的全部四周进行多层氧化栅极和金属栅极堆叠的沉积。
    应用材料公司专为氧化栅极堆叠开发了IMS™(集成材料解决方案)系统,通过将氧化栅极变薄,增加了驱动电流并提升晶体管性能。但氧化栅极越薄,通常就会导致漏电流越高,造成功耗浪费和发热。应用材料公司全新的IMS™系统将等效氧化层厚度降低1.5埃,使设计师无需增加栅极漏电流即可提升性能,或者在保持性能不变的前提下,使栅极漏电流减小至原先的十分之一以下。它将原子层沉积(ALD)、热处理步骤、等离子处理步骤和量测整合到单一高真空系统内。
    应用材料公司还展示了IMS系统,该系统用于GAA金属栅极的工艺,支持客户借由调整栅极厚度来微调晶体管阈值电压,以满足从电池供电式移动设备到高性能服务器在内的各种特定计算应用的每瓦特功耗性能目标。它可在高度真空环境内执行高精度金属原子层沉积步骤以防止空气污染。

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    • 2024年1月10日,美国宾夕法尼亚州立大学帕克分校研究团队在《自然》上发表了一项研究成果,首次演示了基于大面积生长的二维(2D)材料的晶圆级三维(3D)集成以及三层堆叠三维芯片,为大规模二维器件走向更复杂、高密集和多功能的三维集成电路奠定了基础。 在半导体领域,3D集成不仅能够在单位面积内封装更多器件,实现“扩展摩尔定律”,还能为“超越摩尔定律”引入更多潜在技术。尽管硅基3D集成电路已实现商用,最新的鳍式场效应晶体管(FinFET)技术和全环绕栅极场效应晶体管(Gate-All-Around FET)技术预计将延续“摩尔定律”至2030年,但针对2D材料等新兴纳米材料的3D集成研究仍在初步阶段。3D集成可以提供一个混合异质平台,用于在3D堆栈的不同层上集成基于新兴材料的非计算器件,从而“超越摩尔定律”。 全球知名芯片制造公司,如英特尔(Intel)、台积电公司(TSMC)和超威半导体公司(AMD),都认为3D集成提供了广泛可能性,并已经展示了在封装解决方案方面的进展,如Intel的Foveros、TSMC的3D Fabric和AMD的3D V-Cache等3D封装工艺。与3D封装相比,单片式3D集成可以提高互连密度并降低静电耦合。然而,对于硅基逻辑器件,约450℃的工艺加工温度限制了单片式集成的发展。虽然引入如锗(Ge)和铟镓砷(InGaAs)等高迁移率沟道材料可以补偿性能,但会增加制造复杂性。此外,块材半导体(如体硅)在低于3纳米的沟道厚度下,由于沟道与介电层界面上的电荷载流子散射加剧,不适用于进一步缩放。 为了克服这些挑战,2D半导体、碳纳米管和纳米线等纳米材料被视为有前景的候选材料。其中,2D材料是一类具有独特的物理和化学性质的新兴材料,在许多领域展示出应用前景,不仅被广泛应用于高速、低功耗的晶体管制造,还可用作芯片中的存储介质,并用于制造光电器件和传感器。最近,2D半导体还在晶圆级制备、器件性能和集成策略方面取得了显著进展,并被列入各个行业技术路线图。此外,2D材料与硅基微芯片在3D异质集成方面的最新进展也展示了其在开发多功能处理器方面的潜力。 基于以上研究进展和发展挑战,美国宾夕法尼亚州立大学帕克分校研究人员展示了基于大面积生长的二硫化钼(MoS2)和二硒化钨(WSe2)的多功能2D场效应晶体(FETs)的晶圆级单片式3D集成。该研究主要取得了4方面突破性进展:(1)实现了MoS2 FETs的晶圆级单片式双层3D集成,每层包含超过10,000个场效应晶体管;(2)实现了MoS2 FETs和WSe2 FETs的三层3D集成,第一、二、三层分别包含约800个、800个和450个场效应晶体管;(3)实现了按比例缩放的MoS2 FETs的双层3D集成,每层有200多个场效应晶体管、沟道长度(LCH)?为45?nm;(4)基于MoS2的3D电路功能演示,实现传感和存储等功能。 随着人工智能、物联网等新兴技术的快速发展,对高性能、低功耗芯片的需求日益增加。此外,未来的芯片制造还需要更加注重集成度和功能性的提升,以满足新兴领域的发展需求。2D场效应晶体管的3D集成方法有望促进未来芯片进一步实现小型化和集成化,为后摩尔时代的芯片发展开辟了新思路、提供了新机遇。 论文信息: Darsith Jayachandran, Rahul Pendurthi, Muhtasim Ul Karim Sadaf, et al. Three-dimensional integration of two-dimensional field-effect transistors[J]. Nature,2024, 625:276–281. https://www.nature.com/articles/s41586-023-06860-5